Die Grundlagen der Emitter-gekoppelten Logik

Die Grundlagen der Programmierung kurz und knapp (Dezember 2018).

Anonim

Die Grundlagen der Emitter-gekoppelten Logik


In diesem Artikel wird der Betrieb eines grundlegenden ECL-Inverters / -Puffers beschrieben. Anschließend werden einige der wichtigsten Merkmale dieser Logikfamilie behandelt.

Die emittergekoppelte Logik (ECL) ist eine BJT-basierte Logikfamilie, die allgemein als die schnellste verfügbare Logik angesehen wird. ECL erreicht seinen Hochgeschwindigkeitsbetrieb, indem ein relativ kleiner Spannungshub verwendet wird und verhindert wird, dass die Transistoren in den Sättigungsbereich eintreten. In den späten 1960er Jahren, als die Standard-TTL-Familie 20 ns Gatterverzögerung bot und die CMOS 4000-Familie Verzögerungen von 100 ns oder mehr hatte, bot ECL eine unglaubliche Verzögerung von nur 1 ns!

In diesem Artikel wird der Betrieb eines grundlegenden ECL-Inverters / -Puffers beschrieben. Anschließend werden einige der wichtigsten Merkmale dieser Logikfamilie behandelt.

Emitter-gekoppelte Logik

Die Emitter-gekoppelte Logik ist eine Hochgeschwindigkeits-Bipolar-Logik-Familie. Um sich mit dieser Logik vertraut zu machen, betrachten wir einen ECL-Inverter / Puffer, wie in Fig. 1 gezeigt. In dieser Figur ist $$ V_ {in} $$ die Eingabe des Gatters, $$ V_ {out -} $$ ist die invertierte Version von $$ V_ {in} $$ und $$ V_ {out +} $$ ist das Komplement von $$ V_ {out -} $$. In diesem speziellen Beispiel kann $$ V_ {out +} $$ als die gepufferte Version der Eingabe angesehen werden. Außerdem ist $$ V_ {BB} $$ eine geeignete Spannung (4 V in Fig. 1). Definieren wir logisch hoch und logisch niedrig 4, 4 V bzw. 3, 6 V und untersuchen Sie die Funktionsweise der Schaltung in Abbildung 1.

Abbildung 1. Ein ECL-Inverter / Puffer

Nehmen wir an, dass $$ V_ {in} $$ logisch hoch (4, 4 V) ist, daher wird der Emitter von Q1 etwa 4, 4-0, 6 = 3, 8 V sein. Daher wird die Basis-Emitter-Spannung von Q2 0, 2 ​​V sein. Die Emitterspannung reicht nicht aus, um Q2 einzuschalten. Daher zieht der Widerstand R2 den Kollektor von Q2 auf Vcc = 5 V.

Um die Kollektorspannung $$ V_ {c1} $$ zu berechnen, sollten wir beachten, dass der durch R3 fließende Strom, der $$ \ tfrac {3.8V} {1.3k \ Omega} = 2.92mA $ ist, Q1 durchlaufen wird . Wir erhalten also $$ V_ {c1} = 5V-300 \ Omega \ mal 2.92mA = 4.12V $$ (um die Berechnungen zu vereinfachen, haben wir angenommen, dass der Kollektorstrom gleich dem Emitterstrom ist). Die Emitterfolger Q3 und Q4 wirken als Puffer, um die (DC-niveauverschobenen) Kollektorspannungen von Q1 und Q2 zu den Endausgängen des ECL-Gatters, $$ V_ {out -} $$ und $$ V_ {out +} $ zu leiten $. Unter Annahme einer Basis-Emitter-Spannung von 0, 6 V für Q3 und Q4 erhalten wir $ V_ {out +} $$ = 4, 4 V und $$ V_ {out-} $$ = 3, 52 V. Wie Sie sehen können, ergibt das Anlegen von logisch hoch an den Eingang ein logisches Hoch bei $$ V_ {out +} $$ und ein Spannungsniveau sehr nahe bei dem definierten logischen Tief (3, 6 V) bei $$ V_ {out -} $$. Daher dient die Schaltung von Fig. 1 als ein Inverter / Puffer.

Wenn wir die logisch niedrige Spannung (3, 6 V) an den Eingang des Gatters anlegen, schaltet sich Q2 ein und Q1 wird ausgeschaltet. Dies führt zu einem logischen Hoch bei $$ V_ {out -} $$ und einem Spannungspegel sehr nahe bei dem logischen Tief (3, 61 V) bei $$ V_ {out +} $$.

Jetzt, wo Sie mit dem ECL-Inverter / Puffer vertraut sind, sollten Sie in der Lage sein zu verifizieren, dass die Schaltung von 2 eine ODER-Funktion von a und b oder eine NOR-Funktion von a und b implementiert, abhängig davon, wie die positiven und negativen Ausgänge sind werden verwendet.

Figur 2

Niederspannungsschwingen

Wie Sie sehen können, ist die Spannungsdifferenz zwischen logisch hoch und niedrig eines ECL-Gatters viel geringer als die eines CMOS- oder TTL-Logikgatters. Diese niedrige Spannungsdifferenz reduziert die Zeit, die erforderlich ist, um von logisch hoch zu logisch niedrig oder umgekehrt zu wechseln. Daher bietet die ECL-Logik einen Betrieb mit höherer Frequenz.

Vermeiden von Sättigung

Zusätzlich zu der geringen Spannungsdifferenz zwischen den Logikpegeln gibt es einen weiteren Mechanismus, der wesentlich zum Hochgeschwindigkeitsbetrieb eines ECL-Gatters beiträgt. Der Trick besteht darin, zu verhindern, dass Bipolartransistoren in den Sättigungsbereich gelangen. Das Ausschalten eines gesättigten Bipolartransistors erfordert das Entfernen oder Rekombinieren einiger Träger, die in der Transistorbasisregion erzeugt werden.

Wenn wir einen Übergang von hoch zu niedrig auf den Eingang eines gesättigten BJT anwenden, ändert sich der Transistorausgang nicht, bis die Ladung in der Basis entfernt ist. Dies führt zu einer zusätzlichen Verzögerung, Speicherzeit genannt, für den Betrieb eines BJT, der als Schalter verwendet wird. Nach der Speicherzeit kommt der Transistor aus der Sättigung und der Ausgang des Transistors beginnt auf den Eingang zu reagieren.

Wenn geeignete Widerstandswerte gewählt werden, verhindert die ECL-Logik, dass Transistoren in die Sättigung gelangen. Zum Beispiel werden in Fig. 1 R1, R2 und R3 so gewählt, dass die Kollektorspannung von Q1 und Q2 nicht kleiner als etwa 4, 1 V sein kann. Basierend auf der obigen Diskussion beträgt die maximale Emitterspannung von Q1 und Q2 etwa 3, 8 V Daher ist die Kollektor-Emitter-Spannung dieser beiden Transistoren immer mehr als $ V_ {C (min)} - V_ {E (max)} $$ = 4, 1 V - 3, 8 V = 0, 3 V. Dies ist größer als die Kollektor-Emitter-Sättigungsspannung, die etwa 0, 2 V beträgt. Daher können Q1 und Q2 nicht in den Sättigungsbereich eintreten.

Wie oben diskutiert, vermeidet die ECL das Problem der Speicherzeit, indem die Widerstandswerte richtig gewählt werden. Da die Speicherzeit in anderen Logikfamilien einen wesentlichen Anteil der Laufzeitverzögerung ausmachen kann, gibt es mehrere andere Methoden, um diesen unerwünschten Effekt zu reduzieren.

Positiv referenzierte ECL

Es ist erwähnenswert, dass alte ECL-Familien eine negative Versorgungsspannung verwendeten, wie in 3 gezeigt. Deshalb wird ein ECL-Gatter wie 1, das eine positive Versorgungsspannung verwendet, als positiv-referenzierte ECL oder PECL (ausgesprochen "Peckle") bezeichnet ").

Figur 3

Störfestigkeit war der Hauptgrund für die Verwendung einer negativen Stromversorgung mit den frühen ECL-Gates. Wie die Analyse des ECL-Inverters / Puffers zeigt, hängen die Ausgangsspannungen eines ECL-Gatters von dem Wert von $$ V_ {CC} $$ ab. Zum Beispiel ist das logische Hoch gleich $$ V_ {CC} - V_ {BE} $$, wobei $$ V_ {BE} $$ der Basis-Emitter-Spannungsabfall der Emitterfolger ist. Das logische Tief ist $$ V_ {CC} - V_ {BE} - V_ {Gate} $$, wobei $$ V_ {Gate} $$ die Spannungsdifferenz zwischen logisch hoch und niedrig ist, die durch den Wert von Widerstände. Daher wirkt sich jedes Rauschen auf $$ V_ {CC} $$ direkt auf die Ausgangsspannungen des ECL-Gatters aus.

Im Allgemeinen ist es einfacher, einen stabilen, rauscharmen Masseknoten zu erreichen als eine stabile, rauscharme Stromversorgungsspannung. Die frühen ECL-Familien verwendeten eine negative Versorgung, und Masse wurde als Referenz für die Ausgangsspannungen des Tors verwendet; Dies führte zu einer besseren Störfestigkeit. PECL wurde jedoch populär, weil es leichter mit anderen Logikfamilien wie TTL verbunden ist.

Wenn eine negative Stromversorgung verwendet wird, muss eine saubere Masse im gesamten ECL-basierten Teil des Designs verteilt werden. Die gleichen Überlegungen sollten bei der Verwendung der positiv referenzierten ECL auf die Verteilung der Stromversorgung angewendet werden. Wenn zum Beispiel sowohl TTL als auch ECL im System verwendet werden, wird empfohlen, separate Stromversorgungsebenen für die zwei Logikfamilien zu verwenden, so dass die TTL-Schalttransienten den ECL-Betrieb nicht beeinflussen.

Energieverschwendung

In Abbildung 1 haben wir gesehen, dass das Ändern des Logikzustands des Eingangs den Stromfluss entweder durch Q1 oder Q2 bewirkt. Es sollte jedoch angemerkt werden, dass der Gesamtstrom, der durch Q1 und Q2 fließt, für einen logisch hohen Eingang fast derselbe ist wie für einen logisch niedrigen Eingang. Infolgedessen ist die Verlustleistung der ersten Stufe der ECL-Schaltung nahezu konstant.

Während Spannungsübergängen verursachen CMOS-Logikgatter vorübergehende Störungen in der Versorgungsspannung. Ein Hauptvorteil von ECL besteht darin, dass das Stromsteuerverhalten der Eingangsstufe (dh Q1 und Q2) keine Störungen in der Art und Weise verursacht, wie das CMOS-Schalten tut.

Diese Rauschleistung wird jedoch auf Kosten der Verbrennung von mehr statischer Energie erreicht. Beachten Sie, dass ein CMOS-Gate nur bei Spannungsübergängen Strom verbraucht, während das von Q1 und Q2 gebildete Differenzpaar (siehe Abbildung 1) fast immer $$ \ tfrac {4V} {1.3k \ Omega} \ ca. 3mA $$ aus $ zieht $ V_ {CC} $$.

Wenn wir uns auf den statischen Stromverbrauch konzentrieren, ist ECL eine leistungsstarke Logikfamilie. Wenn wir jedoch den dynamischen Stromverbrauch in Betracht ziehen, kann ECL effizienter sein als CMOS, insbesondere wenn die Betriebsfrequenz zunimmt. Dies ist in Abbildung 4 dargestellt.

Abbildung 4. Bild mit freundlicher Genehmigung von ON Semiconductor.

Unter 20 MHz zieht ECL mehr Versorgungsstrom als CMOS, aber wenn wir diese Frequenz überschreiten, wird ECL effizienter. Aus diesem Grund ist ECL eine attraktive Lösung für die Hochfrequenz-Taktverteilung.

Als letzte Anmerkung müssen die Emitterfolger (siehe 1) große Ausgangsströme bereitstellen, um Lastkapazitäten aufzuladen, und folglich können sie signifikante transiente Abweichungen in der Versorgungsspannung verursachen. Daher ist es in einigen Fällen ratsam, zwei getrennte Stromversorgungsleitungen zu verwenden: eine für die Eingangsstufe und eine für die Emitterfolger. Dies kann verhindern, dass die Stromversorgungsstörungen, die von den Emitterfolgern erzeugt werden, das ECL-Differenzpaar verunreinigen.

Zusammenfassung

ECL wird als eine sehr schnelle Logikfamilie angesehen. Es erreicht seinen Hochgeschwindigkeitsbetrieb, indem ein relativ kleiner Spannungshub verwendet wird und verhindert wird, dass die Transistoren in den Sättigungsbereich eintreten.

Eine ECL-Implementierung, die eine positive Versorgungsspannung verwendet, wird als positiv referenzierte ECL oder PECL bezeichnet. Störfestigkeit war der Hauptgrund für die Verwendung einer negativen Versorgungsspannung mit den frühen ECL-Gates. Später wurde PECL populär, weil seine Logikpegel mit denen anderer Logikfamilien wie TTL kompatibler sind.

ECL dissipiert eine relativ große Menge an statischer Energie, aber sein gesamter Stromverbrauch ist niedriger als der von CMOS bei hohen Frequenzen. Daher ist ECL besonders vorteilhaft in Taktverteilungsschaltungen und anderen Hochfrequenzanwendungen.

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