Lehrbuch

CMOS-Gate-Schaltung

NAND CMOS | Digitaltechnik (Dezember 2018).

Anonim

CMOS-Gate-Schaltung

Kapitel 3 - Logische Gatter


Bis zu diesem Punkt war unsere Analyse von Transistorlogikschaltungen auf das TTL- Designparadigma beschränkt, wobei bipolare Transistoren verwendet werden und die allgemeine Strategie von potentialfreien Eingängen äquivalent zu "hohen" (mit Vcc ) Eingängen ist - und dementsprechend die Zulässigkeit von "Open-Collector" -Ausgangsstufen wird beibehalten. Dies ist jedoch nicht die einzige Möglichkeit, logische Gatter zu bauen.

Feldeffekttransistoren

Feldeffekttransistoren, insbesondere die Variante mit isoliertem Gate, können beim Entwurf von Gatterschaltungen verwendet werden. Die IGFETs sind eher spannungsgesteuerte als stromgesteuerte Bauelemente und ermöglichen daher sehr einfache Schaltungsentwürfe. Nehmen Sie zum Beispiel die folgende Inverterschaltung, die mit P- und N-Kanal-IGFETs aufgebaut ist:

Beachten Sie die Beschriftung "V dd " am positiven Stromversorgungsanschluss. Dieses Label folgt in TTL-Schaltungen der gleichen Konvention wie "V cc ": es steht für die konstante Spannung, die an den Drain eines Feldeffekttransistors angelegt wird, bezogen auf Masse.

Feldeffekttransistoren in Gate-Schaltungen

Lassen Sie uns diese Torschaltung mit einer Stromquelle und einem Eingangsschalter verbinden und deren Betrieb untersuchen. Bitte beachten Sie, dass diese IGFET-Transistoren vom E-Typ (Enhancement-Modus) sind, und dies sind normalerweise ausgeschaltete Geräte. Es benötigt eine angelegte Spannung zwischen Gate und Drain (tatsächlich zwischen Gate und Substrat) mit der richtigen Polarität, um sie vorzuspannen.

Der obere Transistor ist ein P-Kanal-IGFET. Wenn der Kanal (Substrat) positiver gemacht wird als das Gate (negatives Gate in Bezug auf das Substrat), wird der Kanal verstärkt und Strom wird zwischen Source und Drain zugelassen. In der obigen Darstellung ist also der obere Transistor eingeschaltet.

Der untere Transistor, der eine Spannung von Null zwischen Gate und Substrat (Source) hat, ist in seinem normalen Modus: ausgeschaltet . Die Wirkung dieser beiden Transistoren ist somit derart, daß der Ausgangsanschluß der Torschaltung eine feste Verbindung zu Vdd und eine Verbindung mit sehr hohem Widerstand zu Masse aufweist. Dies macht den Ausgang "high" (1) für den "low" (0) Zustand des Eingangs.

Als nächstes werden wir den Eingabeschalter an seine andere Position bewegen und sehen, was passiert:

Jetzt ist der untere Transistor (N-Kanal) gesättigt, weil er eine ausreichende Spannung der richtigen Polarität zwischen Gate und Substrat (Kanal) hat, um ihn einzuschalten (positiv am Gate, negativ am Kanal). Der obere Transistor, an dessen Gate und Substrat eine Spannung von Null anliegt, befindet sich in seinem normalen Modus: ausgeschaltet . Somit ist der Ausgang dieser Gatterschaltung jetzt "niedrig" (0). Diese Schaltung zeigt eindeutig das Verhalten eines Inverters oder NICHT-Gatters.

Komplementäre Metalloxid-Halbleiter (CMOS)

Die Verwendung von Feldeffekttransistoren anstelle von Bipolartransistoren hat das Design des Invertergatters stark vereinfacht. Beachten Sie, dass der Ausgang dieses Tors niemals schwebt, wie es bei der einfachsten TTL-Schaltung der Fall ist: Er hat eine natürliche "Totem-Pol" -Konfiguration, die Laststrom sowohl liefern als auch senken kann. Das elegante Design dieser Gate-Schaltung beruht auf der komplementären Verwendung von P- und N-Kanal-IGFETs. Da IGFETs üblicherweise als MOSFETs ( M etal-Oxide-Semiconductor-Feldeffekttransistor) bekannt sind und diese Schaltung sowohl P- als auch N-Kanal-Transistoren zusammen verwendet, ist die allgemeine Klassifizierung, die für Gate-Schaltungen wie diese gegeben ist CMOS : C omplementary M etal Oxide Semiconductor.

CMOS Gates: Herausforderungen und Lösungen

CMOS-Schaltungen werden nicht durch die inhärenten Nichtlinearitäten der Feldeffekttransistoren geplagt, da ihre Transistoren als digitale Schaltungen immer entweder im gesättigten oder im Sperrmodus und niemals im aktiven Modus arbeiten. Ihre Eingänge sind jedoch empfindlich gegenüber hohen Spannungen, die durch elektrostatische (statische Elektrizität) Quellen erzeugt werden, und können sogar durch störende Spannungsquellen in den "hohen" (1) oder "niedrigen" (0) Zustand versetzt werden, wenn sie schwebend bleiben. Aus diesem Grund ist es nicht ratsam, einen CMOS-Logik-Gate-Eingang unter allen Umständen frei schweben zu lassen. Bitte beachten Sie, dass dies sehr unterschiedlich zum Verhalten eines TTL-Gatters ist, bei dem ein potentialfreier Eingang sicher als ein "hoher" (1) logischer Pegel interpretiert wurde.

Dies kann ein Problem verursachen, wenn der Eingang zu einem CMOS-Logikgatter durch einen Einfachschalter gesteuert wird, wobei ein Zustand den Eingang fest mit entweder Vdd oder Masse verbunden ist und der andere Zustand den Eingang floating (nicht mit irgendetwas verbunden) hat. :

Dieses Problem tritt auch auf, wenn ein CMOS-Gate-Eingang durch ein Open-Collector- TTL-Gate angesteuert wird. Da der Ausgang eines solchen TTL-Gatters schwebt, wenn er "high" (1) wird, bleibt der CMOS-Gate-Eingang in einem unsicheren Zustand:

Glücklicherweise gibt es eine einfache Lösung für dieses Dilemma, das häufig in CMOS-Logikschaltungen verwendet wird. Immer wenn ein Einschalter (oder ein anderer Gate-Ausgang, der sowohl den Strom als auch den Strom ableiten kann) verwendet wird, um einen CMOS-Eingang anzusteuern, kann ein mit Vdd oder Masse verbundener Widerstand verwendet werden, um einen stabilen Logikpegel zu liefern der Zustand, in dem der Ausgang der Antriebsvorrichtung potentialfrei ist. Der Wert dieses Widerstands ist nicht kritisch: 10 kΩ sind normalerweise ausreichend. Wenn er verwendet wird, um einen "hohen" (1) logischen Pegel im Falle einer schwebenden Signalquelle bereitzustellen, wird dieser Widerstand als Pullup-Widerstand bezeichnet :

Wenn ein solcher Widerstand verwendet wird, um im Fall einer schwebenden Signalquelle einen "niedrigen" (0) Logikpegel bereitzustellen, ist er als Pulldown-Widerstand bekannt . Auch hier ist der Wert für einen Pulldown-Widerstand nicht kritisch:

Da Open-Collector-TTL-Ausgänge immer sinken, sind nie Source-, Strom- und Pull- Up- Widerstände erforderlich, wenn ein solcher Ausgang an einen CMOS-Gate-Eingang angeschlossen wird:

Obwohl die in den vorhergehenden Beispielen verwendeten CMOS-Gatter alle Inverter (Einzeleingang) waren, gilt das gleiche Prinzip von Pullup- und Pulldown-Widerständen für CMOS-Gatter mit mehreren Eingängen. Natürlich wird für jeden Gate-Eingang ein separater Pullup- oder Pulldown-Widerstand benötigt:

Dies bringt uns zur nächsten Frage: Wie entwerfen wir CMOS-Gatter mit mehreren Eingängen wie AND, NAND, OR und NOR "NAND-Gatter, CMOS">

Hier ist zum Beispiel das Schaltbild für ein CMOS-NAND-Gatter:

Beachten Sie, wie die Transistoren Q1 und Q3 dem in Reihe geschalteten komplementären Paar der Inverterschaltung ähneln. Beide werden durch das gleiche Eingangssignal (Eingang A) gesteuert, wobei der obere Transistor ausgeschaltet und der untere Transistor eingeschaltet wird, wenn der Eingang "hoch" (1) ist, und umgekehrt. Beachten Sie auch, wie die Transistoren Q2 und Q4 in ähnlicher Weise durch das gleiche Eingangssignal (Eingang B) gesteuert werden und wie sie das gleiche Ein / Aus-Verhalten für die gleichen Eingangslogikpegel zeigen. Die Source- und Drain-Anschlüsse der oberen Transistoren beider Paare (Q & sub1; und Q & sub2;) sind parallel geschaltet, während die unteren Transistoren (Q & sub3; und Q & sub4;) in Reihe geschaltet sind. Das bedeutet, dass der Ausgang "high" (1) wird, wenn entweder der obere Transistor gesättigt ist und nur dann "niedrig" (0) wird, wenn beide unteren Transistoren gesättigt sind. Die folgende Abfolge von Abbildungen zeigt das Verhalten dieses NAND-Gatters für alle vier Möglichkeiten der logischen Eingangspegel (00, 01, 10 und 11):

Wie beim TTL-NAND-Gatter kann die CMOS-NAND-Gatterschaltung als Startpunkt für die Erzeugung eines UND-Gatters verwendet werden. Alles, was hinzugefügt werden muss, ist eine andere Stufe von Transistoren, um das Ausgangssignal zu invertieren:

CMOS NOR Gatter

Eine CMOS-NOR-Gatterschaltung verwendet vier MOSFETs genau wie das NAND-Gatter, außer daß ihre Transistoren anders angeordnet sind. Anstelle von zwei parallel geschalteten (oberen) Source-Transistoren, die mit V dd verbunden sind, und zwei in Reihe geschalteten (unteren) Transistoren, die mit Masse verbunden sind, verwendet das NOR-Gate zwei in Reihe geschaltete Sourcing-Transistoren und zwei parallel geschaltete Sink-Transistoren:

Wie bei dem NAND-Gate arbeiten die Transistoren Q1 und Q3 als ein komplementäres Paar, ebenso wie die Transistoren Q2 und Q4. Jedes Paar wird von einem einzigen Eingangssignal gesteuert. Wenn entweder der Eingang A oder der Eingang B "hoch" (1) sind, wird mindestens einer der unteren Transistoren (Q 3 oder Q 4 ) gesättigt sein, wodurch der Ausgang "niedrig" (0) wird. Nur für den Fall, dass beide Eingänge "niedrig" (0) sind, sind beide unteren Transistoren im Abschaltmodus und beide oberen Transistoren gesättigt, die Bedingungen, die notwendig sind, damit der Ausgang "hoch" (1) geht. Dieses Verhalten definiert natürlich die logische NOR-Funktion.

CMOS ODER Tore

Die OR-Funktion kann aus dem Basis-NOR-Gatter mit dem Zusatz einer Inverterstufe am Ausgang aufgebaut werden:

TTL vs. CMOS: Vor- und Nachteile

Da es so aussieht, als ob irgendein Tor, das mit Hilfe der TTL-Technologie konstruiert werden kann, in CMOS dupliziert werden kann, warum existieren diese zwei "Familien" des Logikentwurfs immer noch zusammen "Fanout">

Ein CMOS-Gate zieht auch viel weniger Strom von einem Treibergate-Ausgang als ein TTL-Gate, weil MOSFETs spannungsgesteuerte, nicht stromgesteuerte Geräte sind. Dies bedeutet, dass ein Gate viel mehr CMOS-Eingänge als TTL-Eingänge ansteuern kann. Das Maß, wie viele Gate-Eingänge ein einzelner Gate-Ausgang treiben kann, wird Fanout genannt .

Ein weiterer Vorteil, den CMOS-Gate-Designs gegenüber TTL genießen, ist ein viel breiterer zulässiger Bereich von Stromversorgungsspannungen. Während TTL-Gatter auf Vc- Spannungen zwischen 4, 75 und 5, 25 Volt beschränkt sind, können CMOS-Gatter typischerweise mit jeder Spannung zwischen 3 und 15 Volt arbeiten! Der Grund für diese Ungleichheit der Stromversorgungsspannungen sind die jeweiligen Vorspannungsanforderungen von MOSFET- gegenüber bipolaren Flächentransistoren. MOSFETs werden ausschließlich durch die Gate-Spannung (in Bezug auf das Substrat) gesteuert, während BJTs stromgesteuerte Bauelemente sind. TTL-Gate-Schaltungswiderstände werden präzise für geeignete Vorspannungsströme unter der Annahme einer geregelten 5-Volt-Stromversorgung berechnet. Irgendwelche signifikanten Variationen in dieser Stromversorgungsspannung werden dazu führen, dass die Transistorvorspannungsströme inkorrekt sind, was dann zu einem unzuverlässigen (unvorhersagbaren) Betrieb führt. Der einzige Effekt, den Variationen in der Versorgungsspannung an einem CMOS-Gate haben, ist die Spannungsdefinition eines "hohen" Zustands (1). Für ein CMOS-Gate, das bei einer Versorgungsspannung von 15 Volt ( Vdd ) arbeitet, muss ein Eingangssignal nahe bei 15 Volt liegen, um als "hoch" (1) angesehen zu werden. Die Spannungsschwelle für ein "niedriges" (0) Signal bleibt gleich: nahe 0 Volt.

Ein entscheidender Nachteil von CMOS ist die langsame Geschwindigkeit im Vergleich zu TTL. Die Eingangskapazitäten eines CMOS-Gatters sind sehr viel größer als die eines vergleichbaren TTL-Gatters - aufgrund der Verwendung von MOSFETs anstelle von BJTs - und daher reagiert ein CMOS-Gatter langsamer auf einen Signalübergang (niedrig zu hoch) oder umgekehrt) als ein TTL-Gatter, wobei alle anderen Faktoren gleich sind. Die RC-Zeitkonstante, die durch Schaltungswiderstände und die Eingangskapazität des Gates gebildet wird, neigt dazu, die schnellen Anstiegs- und Abfallzeiten eines digitalen Logikpegels zu behindern, wodurch die Hochfrequenzleistung verschlechtert wird.

Eine Strategie zur Minimierung dieses inhärenten Nachteils der CMOS-Gatterschaltung besteht darin, das Ausgangssignal mit zusätzlichen Transistorstufen zu "puffern", um die Gesamtspannungsverstärkung der Vorrichtung zu erhöhen. Dies liefert eine schneller umgehende Ausgangsspannung (von hoch nach niedrig oder von niedrig nach hoch) für eine Eingangsspannung, die sich langsam von einem logischen Zustand zu einem anderen ändert. Betrachte dieses Beispiel eines "ungepufferten" NOR-Gatters gegenüber einem "gepufferten" oder B-Serien- NOR-Gatter:

Im Wesentlichen fügt die Designverbesserung der B-Serie dem Ausgang einer einfachen NOR-Schaltung zwei Inverter hinzu. Dies ist für die digitale Logik sinnlos, da zwei kaskadierte Inverter einfach abbrechen:

Das Hinzufügen dieser Inverterstufen zu der Schaltung dient jedoch dem Zweck, die Gesamtspannungsverstärkung zu erhöhen, wodurch die Ausgabe empfindlicher gegenüber Änderungen des Eingangszustands gemacht wird, wobei daran gearbeitet wird, die inhärente Langsamkeit zu überwinden, die durch die CMOS-Gate-Eingangskapazität verursacht wird.

  • REZENSION:
  • CMOS-Logikgatter bestehen eher aus IGFET (MOSFET) -Transistoren als aus bipolaren Flächentransistoren.
  • CMOS-Gate-Eingänge reagieren empfindlich auf statische Elektrizität. Sie können durch hohe Spannungen beschädigt werden, und sie können einen beliebigen Logikpegel annehmen, wenn sie schwebend bleiben.
  • Pullup- und Pulldown- Widerstände werden verwendet, um zu verhindern, dass ein CMOS-Gate-Eingang potentialfrei ist, wenn er von einer Signalquelle angesteuert wird, die nur Strom aufnehmen oder abführen kann.
  • CMOS-Gatter verbrauchen viel weniger Leistung als äquivalente TTL-Gatter, aber ihre Verlustleistung steigt mit der Signalfrequenz, während die Verlustleistung eines TTL-Gatters über einen weiten Bereich von Betriebsbedingungen annähernd konstant ist.
  • CMOS-Gate-Eingänge verbrauchen viel weniger Strom als TTL-Eingänge, da MOSFETs spannungsgesteuerte, nicht stromgesteuerte Geräte sind.
  • CMOS-Gatter können mit einem viel breiteren Bereich von Versorgungsspannungen als TTL arbeiten: typischerweise 3 bis 15 Volt gegenüber 4, 75 bis 5, 25 Volt für TTL.
  • CMOS-Gatter neigen dazu, eine viel niedrigere maximale Betriebsfrequenz als TTL-Gatter zu haben aufgrund von Eingangskapazitäten, die durch die MOSFET-Gatter verursacht werden.
  • B-Serie- CMOS-Gatter haben "gepufferte" Ausgänge, um die Spannungsverstärkung von Eingang zu Ausgang zu erhöhen, was zu einer schnelleren Ausgangsreaktion auf Eingangssignaländerungen führt. Dies hilft, die inhärente Langsamkeit von CMOS-Gattern aufgrund der MOSFET-Eingangskapazität und der dadurch erzeugten RC-Zeitkonstante zu überwinden.